CPLD采用CMOS EPROM、EEPROM、快閃存儲器和SRAM等編程技術(shù)，從而構(gòu)成了高密度、高速度和低功耗的可編程邏輯器件。CPLD主要由邏輯塊、可編程互連通道和I/O塊三部分構(gòu)成。復(fù)雜可編程邏輯器件

CPLD中的邏輯塊類似于一個小規(guī)模PLD，通常一個邏輯塊包含4～20個宏單元，每個宏單元一般由乘積項陣列、乘積項分配和可編程寄存器構(gòu)成。每個宏單元有多種配置方式，各宏單元也可級聯(lián)使用， 因此可實現(xiàn)較復(fù)雜組合邏輯和時序邏輯功能。對集成度較高的CPLD，通常還提供了帶片內(nèi)RAM/ROM的嵌入陣列塊。可編程互連通道主要提供邏輯塊、宏單元、輸入/輸出引腳間的互連網(wǎng)絡(luò)。輸入/輸出塊（I/O塊）提供內(nèi)部邏輯到器件I/O引腳之間的接口。復(fù)雜可編程邏輯器件

邏輯規(guī)模較大的CPLD一般還內(nèi)帶JTAG邊界掃描測試電路，可對已編程的高密度可編程邏輯器件做全面徹底的系統(tǒng)測試，此外也可通過JTAG接口進行在系統(tǒng)編程。

由于集成工藝、集成規(guī)模和制造廠家的不同，各種CPLD分區(qū)結(jié)構(gòu)、邏輯單元等也有較大的差別復(fù)雜可編程邏輯器件。

EPM7128S器件主要由邏輯陣列塊LAB、宏單元、I/O控制塊和可編程互連陣列PIA構(gòu)成。在多陣列矩陣結(jié)構(gòu)中，每個宏單元有一個可編程的與陣列和一個固定的或陣列， 以及一個具有獨立可編程時鐘、時鐘使能、清除和置位功能的可配置觸發(fā)器。每16個宏單元組成一組，構(gòu)成一個靈活的邏輯陣列模塊LAB。多個LAB通過可編程互連陣列PIA和全局總線相連。每個LAB還與相應(yīng)的I/O控制模塊相連，以提供直接的輸入和輸出通道。

（2）EPM7128S宏單元結(jié)構(gòu)

復(fù)雜可編程邏輯器件 EPM7128S的每個宏單元能夠單獨配置為組合邏輯或時序邏輯工作方式。宏單元主要由邏輯陣列、乘積項選擇矩陣和可編程寄存器3部分組成?？删幊碳拇嫫鞲鶕?jù)邏輯需要，可以編程旁路，實現(xiàn)組合邏輯。如作為寄存器使用，則相應(yīng)的可編程邏輯器件開發(fā)軟件將根據(jù)設(shè)計邏輯需要，選擇有效的寄存器工作方式，以使設(shè)計所用器件資源最少。XCR3064XL器件